삼성,TSMC, 인텔 등 업체에서 요즘 3nm 반도체 양산에 심혈을 기울이고 있답니다.

6개월~1년만 뒤쳐져도 확 밀리는 치열한 경쟁을 하고 있다네요.

그런데 3nm, 2nm 하는 것이 반도체 내부의

실제 선로 폭이나 선로 간의 거리는

아니랍니다.

'트랜지스터의 집적도가 예전 넓은 폭에

비해 '3nm 급' 에 해당한다.'

정도의 일종의 비즈니스 용어로

보면 된다고 합니다.

실제 물리적 회로 폭은 최신 공정도 12~20nm 

정도가 한계라는군요.

이 정도라도 물리적으로 구현된다는게

정말 경이롭습니다.