삼성전자 반도체연구소, 게이트 피치 42nm 3D 적층 트랜지스터 세계 최초 구현
2026 VLSI Symposium Best Paper | 삼성전자 반도체연구소 Logic TD팀
2026 VLSI Symposium 제출 논문 1,000편 이상 중 최고 평가 받아 Best Paper 선정
삼성전자 반도체연구소 Logic TD팀이 2026 VLSI Symposium에서 게이트 피치[1] 42nm 수준의 3D Stacked FET(3차원 적층 전계효과 트랜지스터[2]) 구조를 세계 최초로 구현했다고 발표했다. 해당 논문은 2026 VLSI Symposium Best Paper로 선정됐으며, 업계에서 물리적 한계로 여겨온 수평 방향 집적도(단위 면적 안에 얼마나 많은 트랜지스터를 넣을 수 있는지를 나타내는 지표) 제약에 대한 구조적 돌파구로 주목받고 있다.
[1]게이트 피치(Gate Pitch): 인접한 게이트 중심 간 거리. 이 값이 작을수록 단위 면적당 더 많은 트랜지스터를 배치할 수 있어 집적도의 핵심 지표로 쓰인다.
[2]트랜지스터(Transistor): 전기 신호를 증폭하거나 스위칭하는 반도체 소자. 현대 디지털 회로의 기본 단위로, 최첨단 칩 하나에 수백억 개가 집적된다.
V-NAND, HBM의 흐름이 Logic으로
3D 적층 구조는 메모리 반도체에서 먼저 도입된 개념이다. 낸드 플래시에서는 V-NAND가, D램에서는 HBM이 수직 적층 기술을 통해 면적 한계를 돌파한 대표 사례다. 연구팀은 이번 연구의 출발점을 그 연장선에서 설명한다.
Q. 처음 3차원 트랜지스터 연구에 착수하게 된 배경은?
“자연스러운 의식의 흐름으로 생각됩니다. 여러 선배님들의 소자 개발 역사를 살펴보면, 수직 적층형 소자 구조를 통해 면적 감소의 한계를 돌파한 것을 알 수 있습니다. Flash에서는 V-NAND가, DRAM에서는 HBM이 대표적인 경우입니다. 이러한 개발의 흐름이 막내인 Logic 개발까지 자연스럽게 이어진 것이 아닐까 합니다.”
— 삼성전자 반도체연구소 Logic TD팀 권욱현 마스터
‘아파트’가 된 트랜지스터 — 수평 배치의 물리적 한계
로직 반도체(CPU·GPU처럼 연산과 제어를 담당하는 반도체) 고객들의 핵심 요구사항은 단위 면적당 트랜지스터 수를 최대화하는 것이다. 트랜지스터 간격을 줄이다 보면 소자 사이를 전기적으로 격리하는 절연체(전기가 통하지 않도록 막아주는 물질)도 함께 얇아지는데, 일정 두께 이하가 되면 절연 효과가 사라져 소자 오동작이 발생한다. 수평 방향 집적에는 물리적 하한선이 존재한다는 의미다.
Q. 기존 트랜지스터 기술이 가지고 있던 한계는 무엇이었는지?
“메모리는 햄버거와 같은 패스트푸드에, 로직은 파인 다이닝에 비유할 수 있습니다. 로직 제품은 고객의 요구사항을 맞춰야 하고, 최근 그 요구사항은 단위 면적당 트랜지스터 개수를 최대한 늘려달라는 것입니다.
트랜지스터 간격을 줄이다 보면 절연체가 얇아지는데, 일정 두께 이하에서는 절연 효과가 없어집니다. 트랜지스터 사이에 전류가 흐르게 되어 소자가 동작하지 않게 되는 것이죠.
소자를 수직으로 올리면, 수평 방향의 절연체 두께 제약이 사라집니다. 소자 개수가 2개에서 1개로 줄어드는 대신, 단위 면적당 소자 크기는 기존의 2배 이상이 됩니다. 마치 단독주택 밀집 지역에서 옆집 소음을 피하기 위해 복층 주상복합으로 진화한 것과 같습니다.”
— 삼성전자 반도체연구소 Logic TD팀 정영채 TL
2D vs. 3D — 집적도 2배의 구조적 근거
수평 구조에서 절연체 두께는 소자 간 수평 간격에 직접 영향을 미친다. 반면 수직 구조에서는 상·하부 소자를 분리하는 절연체 두께가 수직 방향으로 정의되므로, 수평 면적과 무관하다. 이론상 같은 수평 면적 안에 두 배의 소자를 구현할 수 있는 셈이다.
Q. 3D 트랜지스터가 기존 2D 트랜지스터와 구조적으로 어떻게 다르며, 성능에 어떤 영향을 미치는지?
“2차원 소자는 수평 방향, 3차원 소자는 수직 방향의 소자입니다. 수평 방향 면적 감소에는 좌·우 소자를 분리하는 절연체의 최소 두께라는 한계점이 존재합니다.
수직 방향 소자는 상·하 소자를 분리하는 절연체 두께가 수직 방향으로 정의되므로 수평 면적과 무관합니다. 이론적으로는 단위 면적당 2개의 소자가 1개로 줄어들어 2배의 면적 감소, 곧 집적도 2배 증가 효과를 가져옵니다.”
— 삼성전자 반도체연구소 Logic TD팀 정영채 TL
42nm — 업계 최소 기록 경신
이번 논문 발표 이전까지 업계 최소 게이트 피치 기록은 48nm였다. 연구팀은 이를 42nm로 낮추며 새로운 기준을 제시했다.
Q. ’42nm 게이트 간격’이 차세대 로직 반도체 공정에서 갖는 기술적 의미는?
“42nm 게이트 간격은 트랜지스터 하나의 가로 크기를 나타냅니다. 당사 논문이 발표되기 전까지 업계 최소 크기는 48nm였고, 당사가 발표한 42nm는 현재까지 산업계에서 세계 최초로 구현한 세계 최소 크기의 트랜지스터입니다.
소자 크기뿐 아니라, 나노시트 채널(전류가 흐르는 초미세 얇은 막) 단수에서도 상·하부 각 3단(3/3단)으로 기존 2/2단을 넘어선 세계 최고 수준이며, 상·하부 연결 방식도 I자 형태의 직접 관통 연결(RBC)을 세계 최초로 구현했습니다.”
— 삼성전자 반도체연구소 Logic TD팀 권욱현 마스터
가장 어려웠던 것: 깊고 좁은 공간을 뚫고 채우다
수직 적층 구조에서는 종횡비[3]가 높아질수록 식각(Etch, 반도체 재료를 화학적·물리적으로 깎아내는 공정) 난이도가 급격히 상승한다. 특히 위아래 트랜지스터를 수직으로 곧장 뚫어 연결하는 방식인 RBC(RX Bounded Contact)[4] 공정이 이번 연구의 최대 기술 난제였다.
[3]종횡비(Aspect Ratio): 구조물의 높이 대 폭의 비율. 3D 적층 구조에서 종횡비가 높아질수록 식각(Etch) 및 증착(Deposition) 공정의 난이도가 급격히 증가한다.
[4]RBC(RX Bounded Contact): 상·하부 트랜지스터를 수직 방향으로 직접 관통해 연결하는 콘택트 방식. 기존 측면 우회 방식(Wrap-around Contact) 대비 공정 난이도가 높으나 소자 면적 절감에 유리하다.
Q. 연구를 시작할 당시 가장 어렵게 느껴졌던 기술적 과제는?
“수직 방향으로 쌓는 구조이다 보니 종횡비가 증가합니다. 고층 빌딩과 빌딩 사이를 굴삭기로 파내는 것을 상상하시면 됩니다. 파낸 부분을 절연체나 금속으로 채울 때도 입구가 좁고 높다 보니 빈 공간(Void) 없이 깔끔하게 채우는 것이 매우 어렵습니다.
기존 방식이 트랜지스터 측면을 활용해 ‘ㄷ’자 형태로 우회 연결하는 방식(Wrap-around Contact)이었다면, 이번에 개발한 RBC는 위아래 트랜지스터를 수직으로 ‘I’자 형태로 곧장 뚫어 연결하는 방식입니다. 3배 이상 깊이를 뚫어야 해 공정 난이도가 매우 높습니다.”
— 삼성전자 반도체연구소 Logic TD팀 황동훈 수석 연구원
추석 연휴 10일, 팀 전원이 현장을 지켰다
VLSI 제출 일정을 역산하면 핵심 공정인 RBC를 2025년 10월 내 완성해야 했다. 하필 그 달에 최대 10일 연속 황금연휴인 추석이 있었다. 연구팀이 어떻게 이 일정을 소화했는지 직접 들었다.
Q. 연구 과정에서 결정적인 돌파구를 찾은 순간, 생각나는 에피소드가 있다면?
“팀원들이 자체적으로 근무 일정을 짜고, 근무자 없는 날이 없도록 휴가를 반납하면서 추석 연휴 일일 대응 계획을 수립했습니다. 공정개발팀도 비상 대응 인력을 편성해 주었고요.
특히 갓 결혼한 신혼인 에치팀 여성 연구원이 시댁 방문 일정을 변경하면서까지 출근해 긴급 이슈를 대응해 주었고, 주저자인 황동훈님은 연휴 내내 출근해 RBC 개발 진척 사항을 직접 챙겼습니다.
AlO HM이라는 새로운 소재를 활용한 공정 방식을 시도했으나 실제 웨이퍼(반도체 원판) 검증에서 기대만큼의 효과가 없어 전략을 전면 수정했고, 4번의 시도 끝에 최적 공정을 확보했습니다. Flash와 DRAM에서 수직형 소자를 만들었던 공정팀의 경험이 밑거름이 되어 원팀 스피릿으로 위기를 돌파한 결정적 장면으로 기억합니다.”
— 삼성전자 반도체연구소 Logic TD팀 정영채 TL
전력 효율 2배, 성능 100% 향상 — AI 칩 설계를 바꾼다
연구팀은 이 구조가 양산화될 경우 전력 효율과 성능 모두에서 현재 세대 전환 대비 질적으로 다른 수준의 개선을 기대할 수 있다고 말한다.
Q. AI, HPC(고성능 컴퓨팅)처럼 전력 효율과 성능이 극단적으로 중요한 미래 산업에 어떤 혜택을 줄 수 있는지?
“전력 효율은 같은 면적 안에 들어가는 트랜지스터 개수에 비례합니다. 수직 적층 구조를 적용하면 같은 면적당 트랜지스터 개수가 2배로 늘어나므로 전력 효율도 2배 개선됩니다.
기존 반도체 공정은 세대를 거듭할수록 성능이 약 15%씩 개선되는 것이 일반적입니다. 반면 수직 적층 구조는 트랜지스터 수가 단숨에 2배 늘어나는 만큼, 이론적으로 성능도 100% 향상되는 것과 같습니다. AI 시대에 고객이 요구하는, 더 작은 면적에 더 낮은 전력으로 더 많은 연산을 처리하는 로직 제품에 가장 적합한 구조라고 확신합니다.”
— 삼성전자 반도체연구소 Logic TD팀 황동훈 수석 연구원
학계·업계가 주목한 이유
Q. 이번 연구가 학계와 업계에서 높게 평가받은 핵심 이유는 무엇이라고 생각하는지?
“세계에서 가장 작은 소자를, 세계 최초로 수직 방향으로 적층했다는 기술적 성과를 높이 평가받았다고 생각합니다.
트랜지스터 크기뿐 아니라, 전류 통로인 채널을 위아래 트랜지스터에 각각 3층씩(기존 2/2단)까지 구현해 세계 최고 수준을 달성했고, 위아래 연결 방식도 세계 최초로 수직 관통 연결 방식(RBC)으로 구현했습니다. 복합적인 기술 우수성이 인정받은 결과라고 생각합니다.”
— 삼성전자 반도체연구소 Logic TD팀 권욱현 마스터
Q. 이번 연구 성과를 한 마디로 정의한다면? 지금 이 기술에 주목해야 하는 이유는?
“수평 방향 소자 크기 감소의 한계를, 수직 적층 구조로 극복했다는 것이 핵심입니다.
2개의 면적을 차지하던 트랜지스터를 수직으로 쌓아 1개의 면적에 2개의 트랜지스터를 구현했습니다. 단순 계산으로 같은 면적에 2배 더 많은 트랜지스터를 넣을 수 있는 혁신적 구조입니다. 주목해야 할 가치가 충분한 기술입니다.”
— 삼성전자 반도체연구소 Logic TD팀 정영채 TL
다음은 Ring Oscillator와 SRAM — 회로 구현으로 나아간다
연구팀은 이번 성과를 ‘벽돌을 만든 단계’로 규정한다. 이 벽돌로 실제 회로라는 집을 짓는 것이 다음 과제다.
Q. 이번 연구를 토대로 앞으로 어떤 후속 연구나 기술 개발을 계획하고 있는지?
“이번 연구는 로직 제품을 구성하는 가장 기본 단위인 n형·p형 트랜지스터(각각 전류를 ON/OFF하는 방향이 다른 두 종류의 트랜지스터)를 수직으로 적층한 것입니다. 건축으로 비유하면 벽돌을 만든 것입니다.
이 벽돌로 집을 짓기 위한 기둥과 뼈대, 즉 Ring Oscillator(회로가 정상 동작하는지 확인하는 테스트 회로)와 SRAM(고속 임시 메모리 회로)을 개발해 제품화를 위한 다음 걸음을 내딛으려 합니다.”
— 삼성전자 반도체연구소 Logic TD팀 권욱현 마스터
삼성전자 반도체연구소 Logic TD팀은 이번 42nm 게이트 피치 3D Stacked FET 구현이 로직 반도체가 한 평면 위에 담을 수 있는 트랜지스터의 한계를 수직 공간으로 확장하는 기점이라고 강조했다. 평면에서 수직으로, 반도체가 더 작고 강력해지는 무대가 바뀌고 있다.
2026 VLSI Symphosium Best Paper를 수상한 논문에 대한 상세한 설명은 삼성전자 반도체 공식 웹사이트 테크블로그에서 열람할 수 있다.
본 기사는 삼성전자 반도체연구소 Logic TD팀 서면 인터뷰를 토대로 작성되었습니다.
From GAA to 3D Stacked FET: 트랜지스터의 영역이 3차원으로 확장되다
1. Intro
삼성전자 반도체 연구소는 지난 6월 14일부터 18일까지 열린 2026 VLSI Symposium에서 “First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications” 논문을 발표했습니다. 이 글은 해당 연구가 갖는 의미를 조금 더 쉽게 이해할 수 있도록 준비했습니다.
[Research highlight]
본 연구는 2026 VLSI Symposium 논문 심사에서 10점 만점 기준 8.29점의 높은 평가를 받았으며, 1,000편 이상의 제출 논문 가운데 최상위 평가를 받아 Best Paper로 선정되었습니다. 또한 2026 VLSI Technical Highlights에 포함되어 VLSI Symposium 공식 Press Kit를 통해 언론 홍보용 자료로도 소개되었습니다. 관련 자료는 VLSI Symposium 공식 Press Kit↗ 에서 확인할 수 있습니다.
트랜지스터 구조는 평면 구조에서 FinFET으로, 다시 GAA, Gate-All-Around 구조로 진화하며 전류를 더 정교하게 제어하는 방향으로 발전해 왔습니다. 하지만 로직 반도체를 더 작고 촘촘하게 만들기 위해서는 트랜지스터 하나를 잘 제어하는 것만으로 충분하지 않습니다. 이제는 n형과 p형 트랜지스터를 어떻게 더 효율적으로 배치할 것인가도 중요해졌죠.
3D Stacked FET는 이 질문에 대한 대답 중 하나입니다. 기존에는 n형과 p형 트랜지스터를 평면 위에 나란히 배치했다면, 3D Stacked FET는 두 트랜지스터를 위아래로 쌓는 구조입니다. 이를 통해 같은 면적 안에 더 많은 트랜지스터를 배치할 수 있고, 차세대 로직 반도체를 위한 새로운 미세화 방향을 제시합니다.
[Figure 1] Planar FET → FinFET → GAA → 3D Stacked FET 구조 변화
2. 왜 위로 쌓아야 할까?
기존 로직 회로에서는 n형 트랜지스터와 p형 트랜지스터가 같은 평면 위에 나란히 배치됩니다. 이 방식은 오랫동안 사용되어 왔고, 현재의 고성능 반도체를 가능하게 한 중요한 구조입니다. 하지만 더 많은 트랜지스터를 한정된 면적 안에 넣어야 하는 상황에서는 점점 더 큰 제약을 받게 됩니다.
도시를 예로 들 수 있습니다. 땅이 부족해지면 처음에는 건물 사이 간격을 줄이고, 도로와 공간을 더 효율적으로 나눕니다. 하지만 어느 순간부터는 옆으로 줄이는 것만으로 충분하지 않습니다. 그때 선택하는 방법이 고층 건물이죠. 같은 땅 위에 더 많은 공간을 만들기 위해 위로 쌓는 것입니다.
로직 반도체도 비슷합니다. n형과 p형 트랜지스터를 평면 위에 나란히 두는 방식만으로는 더 높은 집적도를 달성하는 데 한계가 있습니다. 이때 위아래로 쌓는 구조를 활용하면, 같은 면적 안에 더 많은 트랜지스터를 배치할 수 있습니다.
즉, 트랜지스터의 배치 방식을 평면에서 수직 방향으로 확장하는 것, 이것이 3D Stacked FET의 기본 개념입니다.
GAA 구조는 이러한 3D 적층 구조와도 자연스럽게 연결됩니다. GAA의 나노시트 채널은 여러 층으로 구성할 수 있기 때문에, 채널을 쌓고 제어하는 기술적 기반을 제공합니다. 다시 말해, 3D Stacked FET는 GAA와 전혀 다른 방향의 기술이라기보다, GAA 기반 구조를 다음 단계로 확장한 접근이라고 볼 수 있습니다.
[Figure 2] n형/p형 트랜지스터 평면 배치와 3D 적층 배치 비교
3. 쌓기 위해 넘어야 할 세 가지 과제
3D Stacked FET는 개념적으로는 간단해 보일 수 있습니다. 위아래로 트랜지스터를 쌓기만 하면 되는 구조처럼 보이기 때문이죠. 하지만 실제로 구현하기 위해서는 여러 기술적 난관을 넘어야 합니다.
크게 세 가지 과제가 있습니다.
첫째, 전류가 흐를 길을 충분히 넓게 확보해야 합니다.
둘째, 여러 층의 채널을 균일하고 깨끗하게 만들어야 합니다.
셋째, 위아래 트랜지스터가 서로 방해하지 않도록 정확히 분리해야 합니다.
이번 논문은 이 세 가지 과제에 대한 기술적 해법을 제시합니다.
3-1. 전류가 흐를 길을 넓히다: 세 겹의 나노시트 채널
트랜지스터에서 채널은 전류가 흐르는 길입니다. 이 길의 폭이 충분히 넓지 않으면, 트랜지스터가 켜졌을 때 필요한 만큼의 전류가 흐르기 어렵습니다. 이는 칩의 성능 저하로 이어질 수 있죠.
3D Stacked FET는 트랜지스터가 차지하는 면적을 줄이는 데 유리합니다. 그러나 면적을 줄이는 동시에, 전류가 흐를 수 있는 길의 폭도 충분히 확보해야 합니다.
이번 논문의 중요한 점은 n형과 p형 트랜지스터를 위아래로 적층하면서, 두 트랜지스터 모두에 세 겹의 나노시트 채널을 적용했다는 것입니다. 나노시트 채널을 여러 층으로 쌓으면 제한된 공간 안에서도 전류가 흐를 수 있는 길의 폭을 확보할 수 있습니다.
즉, 이번 연구는 단순히 트랜지스터를 위아래로 배치하는 것을 넘어, 쌓은 구조 안에서도 충분한 전류 흐름을 만들어낼 수 있는 가능성을 보여줍니다.
[Figure 3] 3D Stacked FET 적층 단면
3-2. 전류가 흐르는 길을 깨끗하게 만들다: 고품질 실리콘 결정층 성장 공정
채널의 폭만큼 중요한 것이 채널의 품질입니다. 전류가 흐르는 길이 넓더라도, 그 길이 고르지 않거나 곳곳에 결함이 있으면 전류 흐름이 방해받을 수 있습니다.
여러 층의 나노시트 채널을 쌓는 구조에서는 각 층의 품질이 더욱 중요합니다. 전류가 흐르는 길에 미세한 결함이 생기거나, 층마다 두께와 모양이 조금씩 달라지면 전류 흐름이 일정하지 않을 수 있습니다. 이는 성능 저하나 소자 간 특성 차이로 이어질 수 있습니다.
차선이 충분히 넓어도 노면이 고르지 않거나 구간마다 폭이 달라지면 차가 원활하게 달리기 어렵습니다. 트랜지스터의 채널도 마찬가지입니다. 채널의 폭과 모양이 균일해야 전류가 안정적으로 흐를 수 있죠.
GAA 구조에서는 실리콘 기반의 얇은 층을 성장시켜 채널 역할을 하는 나노시트를 만듭니다. 이번 연구에서는 이러한 결정층 성장 공정을 정밀하게 제어해, 여러 층의 나노시트 채널을 균일하고 깨끗하게 형성하는 데 초점을 맞췄습니다.
이는 단순히 채널을 여러 겹으로 쌓는 것을 넘어, 각 층의 품질을 일정하게 유지해야 한다는 점에서 중요합니다. 고품질 채널 형성은 3D Stacked FET의 성능과 균일성을 확보하는 데 중요한 기반이 됩니다.
[Figure 4] 결정층 균일성 비교
3-3. 위아래 트랜지스터를 분리하다: 중간 절연층, MDI
3D Stacked FET에서 또 하나의 핵심 기술은 위아래 트랜지스터를 정확히 분리하는 것입니다.
아파트를 생각해보면 이해하기 쉽습니다. 위층과 아래층은 같은 건물 안에 있지만, 각 층은 바닥과 천장으로 분리되어 있습니다. 이 분리가 제대로 되어 있어야 소음을 줄이고, 각 가정이 서로 방해받지 않고 생활할 수 있죠.
3D Stacked FET도 마찬가지입니다. 위쪽 트랜지스터와 아래쪽 트랜지스터가 매우 가까운 거리에 놓이기 때문에, 두 소자가 서로 전기적으로 간섭하지 않도록 나누는 구조가 필요합니다. 이 역할을 하는 것이 MDI, Middle Dielectric Isolation, 즉 중간 절연층입니다.
MDI는 단순히 위아래를 막아주는 절연막이 아닙니다. 위쪽 트랜지스터와 아래쪽 트랜지스터를 구분하는 기준이 되며, 각각에 맞는 게이트 구조를 만들기 위한 중요한 기준점이 됩니다.
n형 트랜지스터와 p형 트랜지스터는 서로 다른 전기적 특성을 필요로 합니다. 따라서 각 트랜지스터에 게이트를 만들 때도, 각각의 특성에 맞는 금속을 적용해야 합니다.
기존처럼 두 트랜지스터가 평면 위에 나란히 놓여 있다면 좌우로 구분해 공정을 진행할 수 있습니다. 하지만 3D Stacked FET에서는 두 트랜지스터가 위아래로 가까이 붙어 있기 때문에, MDI의 위치와 두께를 정밀하게 제어하는 것이 중요합니다.
중간 절연층이 너무 얇거나 위치가 조금만 흔들려도 위아래 트랜지스터가 서로 영향을 줄 수 있습니다. 반대로 너무 두껍거나 모양이 일정하지 않으면 각 트랜지스터에 필요한 게이트 구조를 만드는 과정에 방해가 될 수 있습니다.
따라서 MDI는 3D Stacked FET에서 “쌓는 기술”만큼이나 중요한 “나누는 기술”이라고 할 수 있습니다.
[Figure 5] 3D Stacked FET 구조 단면도
4. 더 촘촘한 3D Stacked FET를 향해
이번 연구는 특히 42 nm gate pitch(게이트와 게이트 사이 거리) 3D Stacked FET 를 구현했다는 점에서 의미가 있습니다. 이 간격이 작아질수록 트랜지스터를 더 촘촘하게 배치할 수 있습니다. 하지만 그만큼 공정 난도도 높아지죠. 좁은 공간 안에 채널, 게이트, 전류가 들어오고 나가는 source/drain 영역, 절연층, 접점 구조를 모두 정밀하게 만들어야 하기 때문입니다.
특히 3D Stacked FET는 위아래로 트랜지스터를 쌓는 구조입니다. 따라서 평면 방향의 미세화뿐 아니라, 수직 방향의 정밀한 적층과 분리까지 함께 구현해야 합니다. 이런 여러 기술적 난관 속에서 42 nm 게이트 간격을 적용했다는 것은 단순히 새로운 구조를 만들었다는 의미를 넘어섭니다. 3D Stacked FET가 차세대 로직 반도체를 위한 현실적인 기술 방향으로 발전하고 있음을 보여주는 중요한 결과라고 할 수 있습니다.
[Figure 6] 3D Stacked FET 기반 Wafer 단면도 (TEM)
5. 전류 제어와 균일성까지 확인하다
하지만 결국 트랜지스터의 역할은 전류를 제어하는 데 있습니다. 꺼져 있을 때는 불필요한 전류가 흐르지 않아야 하고, 켜졌을 때는 동작에 필요한 전류가 충분히 흘러야 합니다. 또한 하나의 소자만 잘 동작하는 것이 아니라, 같은 웨이퍼 위의 여러 소자가 고르게 동작하는지도 중요하죠.
이번 연구에서는 42 nm gate pitch 3D Stacked FET에서 n형과 p형 트랜지스터가 전류를 제어하는 특성도 확인했습니다.
[Figure 7] 3D Stacked FET의 전류 제어 특성
여기에 더해, 같은 웨이퍼 위에서 여러 소자의 특성을 비교해 균일성도 확인했습니다. 반도체 기술에서 균일성은 매우 중요합니다. 실제 칩에 적용되려면 수 많은 트랜지스터가 일정한 전기적 특성을 보여야 하기 때문이죠.
[Figure 8] 3DSFET 전기적 특성 변화와 공정 영향
a) 소스/드레인 에피택시가 Ioff–IDsat 특성에 미치는 영향
b) 하부 소스/드레인 식각 형상이 Ioff–VTlin 특성에 미치는 영향
6. GAA의 끝이 아니라, GAA의 3D 확장
GAA는 트랜지스터의 채널을 더 잘 제어하기 위한 구조 혁신이었습니다. 3D Stacked FET는 그 GAA 기반 구조를 수직 방향으로 확장하는 새로운 접근입니다.
이제 로직 반도체 기술은 트랜지스터 하나를 더 작게 만드는 단계를 넘어가고 있습니다. n형과 p형 트랜지스터를 어떻게 배치할지, 여러 층의 채널을 어떻게 균일하게 만들지, 위아래 트랜지스터를 어떻게 정확히 분리할지 까지 함께 고려해야 하죠.
이번 연구는 42 nm 게이트 간격, 세 겹의 나노시트 채널, 고품질 결정층 성장 공정, 중간 절연층, 그리고 전기적 동작 특성 확인을 통해 3D Stacked FET가 차세대 로직 반도체를 향해 나아가는 중요한 기술적 가능성을 보여주었습니다.
로직 반도체의 미래는 더 이상 평면 위에서만 펼쳐지지 않습니다. 이제 기술의 무대는 3차원으로 확장되고 있습니다.