최근에 TSMC, 삼성, 애플의 칩 생산관련한 내용이 이슈가 되고 있는것 같습니다
일반인들이 접근 가능한 자료를 토대로 반도체 칩의 원가, 수율 등에 대해서 한번 알아보는 강좌를 해보려고 합니다. ^^
여기서 나온 데이터들은 구글 검색을 통해 웹에서 접근 가능한 자료를 기반으로 하였으며, 일반인 대상으로 한 내용이라 많은 가정이 생략되어 있긴 하지만 대략적으로 비슷하게 맞는다고 보시면 될것 같습니다
우선 반도체 칩에서 가장 중요한 요소는 Die size이며, 이는 칩의 wafer상에서 면적을 나타냅니다.
Die size를 알면 wafer 1장당 몇개의 칩이 나올수 있는지 알수 있는데, 이를 Net die 혹은 gross die라고 합니다.
여기에 실제 칩이 얼마나 양품으로 나오는지를 나타내는 수율을 곱하면 good die 갯수가 나오게 되고, 이를 wafer 1장당 비용을 이 갯수로 나누면 칩당 die 원가가 대략적으로 나오게 됩니다.
Die size를 알면 wafer 1장당 몇개의 칩이 나올수 있는지 알수 있는데, 이를 Net die 혹은 gross die라고 합니다.
여기에 실제 칩이 얼마나 양품으로 나오는지를 나타내는 수율을 곱하면 good die 갯수가 나오게 되고, 이를 wafer 1장당 비용을 이 갯수로 나누면 칩당 die 원가가 대략적으로 나오게 됩니다.
우선 화제가 되고 있는 칩들의 die size(면적)을 알아볼까요?
1) GPU들의 크기. TSMC에서 문제가 되었던 라데온 4770HD는 136mm2 (TSMC 40nm)
http://pc.watch.impress.co.jp/video/pcw/docs/359/423/10p.pdf
2) 애플의 A4칩은 53mm2 (삼성 45nm)
http://www.ubmtechinsights.com/uploadedFiles/Apple%20A4%20vs%20SEC%20S5PC110A01.pdf
대체적으로 GPU들의 크기는 100mm2 ~ 400mm2 정도로 일반적으로 100mm2를 넘지 않는 Mobile용 application processor(이하 AP)보다 상당히 큰것을 알 수 있습니다. 체급이 다른것이죠.
이제 die size에 따른 net die 갯수와 수율을 알아보겠습니다.
net die & 수율 계산기
net die & 수율 계산기
여기서 WaferDia는 300mm, Die Length와 Die Width 에 적당한 값을 넣고 SizeIt 을 누르면
Gross die 갯수와 예상 수율에 의한 Good die 갯수가 나옵니다.
단, 이 site에서 net die는 good die를 의미하므로 햇갈리지 마시고요, 예상 수율은 defect density에 의해 수학적으로 계산된 값입니다. defect density는 단위 면적당 결함이 발생할 확률을 나타내며, 값이 클수록 수율이 떨어지게됩니다. 당연히 GPU와 같이 die size가 크면 die size가 작은 칩을 생산할 때보다 수율이 급격히 감소하게 됩니다.
Die length와 Width는 면적을 아는 경우 length를 10mm 정도로 고정하고 Width를 바꾸던지 해서 적당히 넣으면 됩니다. 예를 들어 라데온 4770HD는 136mm2 이므로, length를 10mm, width를 13.6mm 으로 넣으면 됩니다. 동일 공정이라고 가정하고 시뮬레이션을 해보시면, (300mm wafer기준)
라데온 4770HD -> Gross die 456개, 수율 67%, Good die 305개
라데온 5870HD -> Gross die 172개, 수율 39%, Good die 67개
애플 A4 AP -> Gross die 1225개, 수율 85%, Good die 1041개
보시다시피 동일 조건이라면 A4 칩의 수율이 GPU보다 엄청나게 높게 나옴을 알 수 있습니다.
일반적인 GPU나 인텔 CPU처럼 die size가 큰 경우 수율을 올리기가 얼마나 어려운지 비교가 가능합니다.
일반적인 GPU나 인텔 CPU처럼 die size가 큰 경우 수율을 올리기가 얼마나 어려운지 비교가 가능합니다.
이제 대략적인 Cost계산을 해보지요.
http://www.eetimes.com/electronics-news/4214889/GSA-survey-reports-climbing-wafer-prices
http://www.eetimes.com/electronics-news/4214889/GSA-survey-reports-climbing-wafer-prices
Foundry cost는 상당히 찾기가 어려운 자료인데, 이곳 기사에서 보면 300mm wafer의 평균 단가는 $3,211 정도라고 되어 있군요.
40nm, 45nm 의 경우는 300mm에서도 고급 공정에 속하므로 대략 $4000 수준이라고 가정해 보겠습니다. (실제 Foundry wafer price는 공정, metal layer수, mask수 등등 수많은 변수에 의해 계산되고 제시가 됩니다)
칩당 die 생산 원가는 (Fabless가 Foundry에 맡겨 생산할때의 원가)
라데온 4770HD -> $4000/305개 = $13.11
애플 A4 -> $4000/1041개 = $3.84
여기에 Test 비용, package 비용이 붙으면 최종적으로 칩의 생산 원가가 되고, 추가로
개발비, IP License 비용, 판관비, 감가상각비, 마진 등의 비용들이 붙어 실제로 칩으로 판매가 되게 되는 것입니다.
실제 칩의 판매가를 생각해보면 die cost는 일부분이라고 할수 있겠지요.
개발비, IP License 비용, 판관비, 감가상각비, 마진 등의 비용들이 붙어 실제로 칩으로 판매가 되게 되는 것입니다.
실제 칩의 판매가를 생각해보면 die cost는 일부분이라고 할수 있겠지요.
많이 간략화하여 적어 보았습니다. 결론적으로 TSMC 수율가지고 문제삼는 분들이 있는데, Mobile용 AP랑 GPU를 생산하는건 수율 측면에서 많이 다른 이야기이고, 자체 공정개발을 하고 있는 TSMC랑 공정을 사다가 (공동개발이라는 명목을 달고 있긴 하지만) 사용하는 삼성을 그대로 비교하기는 좀 힘들것 같습니다. 또한 어떤 공정의 개발 announce, 양산 램프업은 완전히 다른 이야기라고 말씀드릴수 있습니다. 바깥에서 떠드는 신문지상의 기사는 사실 PR목적이 강하므로 이것만 보아서는 실제로 그 공정이 얼마나 개발이 진척되어 안정화 되었는지를 일반인이 판단하기는 매우 힘듭니다. 어느 회사 편을 들자는게 아니고 좀더 기술을 깊이 이해한 상태에서 Fact를 가지고 판단하는것이 필요하다는 생각에 길게 적어보았습니다.
* 추가 내용
리플중에 수율에 영향을 미치는 Factor중의 하나가 공정 특성이라는 이야기가 있어서 추가합니다.
물론, 공정 특성도 매우 중요합니다. 하지만 계량화가 힘들어 일반적인 Defect density로서 객관화된 정보로
die size가 큰 경우 수율이 떨어질수 밖에 없는 것을 보여드린 것입니다.
공정 특성상 수율이 Drop되게 되는 경우는 다음과 같습니다.
각 Chip들은 고객이 정해놓은 Spec.안에 포함되어야 양품으로 출하가 가능한데요,
이 Spec.은 수많은 사항들이 있지만 예를 들어 IO쪽의 high/low voltage 특성, current 특성 (power consumption)
동작속도(Speed bin) 등등이 대표적입니다. functionally 정상동작한다고 양품은 아니라는 것이죠.
예를 들어 특정 process에 문제가 생기면 수율이 전체적으로 확 떨어지는 경우가 있을 수 있으며,
이런 경우 defect에 의한 malfunction 불량보다 leakage 특성, speed 특성등이 많이 저하되어 불량이
다발할 수 있습니다. 관련하여 리플달아주신 분들께 감사드립니다 ^^
공정 자체의 특성에 문제가 있을 경우 Die Size 와는 무관하게 저수율이 발생하는 경우도 많죠..
Defect density 를 논한다는거 자체가 특성은 어느 정도 clear 됐다는 걸 의미하니까
일반인에겐 별로 상관없겠죠.
이슈가 된 TSMC의 28nm 라면 개발공정이니 defect 보다는 특성문제가 더 크겠지만요.
마지막 문단의 'TSMC 수율을 가지고 문제 삼는 분들'은 특성에 의한 저수율 발생 가능성에 대해 얘기하는 것이기 때문에
괜한 걱정을 하는건 아니라는 겁니다.
그나더나 라데온 5870HD -> Gross die 172개는 정말 ㄷㄷㄷ 이군요. 그것도 12인치에서 ..
8인치로 환산하면 80 개도 안 나오네요.
현업에서 수율 이라는 것이 산정하는 것이, 일반일들이 생각하는 것과는 좀 다릅니다만, 그정도까지 자세히 고려할 필요까지는 없을 것 같습니다.
요점은... (수율은 고정시켜놓고 얘기할 때..)
공정미세화가 진행될수록, 한 WF당 CHIP 수가 늘어나고, 단가가 내려간다는 거죠. 그리고 미세화 정도가 얼마 안되는 것 같아도, 실제로는 엄청난 단가 하락이 일어난다는.
일반적인 지식으로 딱 그정도만 아시면 될 것 같습니다.
저는 solder bump분야의 품질쪽 종사자인데 흥미롭습니다 ㅎㅎ
말씀 하신 것 처럼 large die의 경우는 수율 올리기가 정말 힘들죠.,
이물질 하나 때문에 한 die 죽으면 차감되는 퍼센테이지가 다르니..
몇몇 분들중에 만약 서로의 제조사가 같은 공정에 같은 설계를 가지고 제작했을 때에,
"근데 진짜 TSMC 뽑았다가 발열 생기고, 배터리 조루 되고 그럼 삼성꺼 뽑은 사람에 비해 상대적으로 엄청 억울할듯...."
이라면서 주장하시는 분이 한 분 있는데,,,.. 이 말은 헛소리 아닌가요???
여기에 대해서 어찌 설명을 해 주면 좋을까요..;;
TSMC에서 나오는것이 발열/배터리 문제라면 아마도 MOS의 gate height/material에 따른 leakage current로 인한 이슈를 말씀하시는 것같은데요...이건 설계에 따라 라이브러리에 따라 공정에 따라 다르게 나오니 1:1로 비교 불가입니다. -_-;
만든 곳이 틀려도 어차피 테스트단계에서 스펙을 벗어나는 것들은 걸러지기 때문에 소비자가 체감하는 수준의 특성차이가 난다면 그건 불량품일 수 밖에 없습니다.
미세한 차이는 같은 라인에서 제조된 것도 발생할 수 밖에 없습니다
A라는 회사가 신형칩셋 @를 제조하고 싶었어요
그래서 그 회사는 칩셋을 설계해서 a과 b에게 들고갔어요.(그 둘의 팹은 미세공정 수치가 같고, 양산할 능력이 충분해요.)
A라는 회사는 @라는 칩셋을 서로에게 만들어 달라고 했고, 만들어달라고 한 설계에 맞추어 a,b 회사는 그 제품을 만들었어요.
정상품일 경우에, a라는 제품은 발열도 안나고 배터리도 천천히 닳는데 b의 제품은 발열 펑펑에 배터리도 순식간에 닳아 없어졌어요.
이렇게 될 수 있단 건가요? ㄷㄷㄷㄷ;;;;
(뭐;;; 그런걸 떠나서 애초에 저렇게 출시를 안 할거 같지만 말이죠 하하;;;; ㄷㄷ)
Pazz 님이 말씀한대로 생산 회사가 틀리면 동일 설계라도 공정이 좀 다를 수 있습니다.
그건 생산하는 관점에서 그렇고요. 최종적으로 생산된 제품이 customer 에게 전달되기 위해서는 test 를 진행하게 되는데.. 발열과 관련있는 leakage, 속도 등의 spec 이 정해져 있습니다.
그걸 만족해야 팔 수 있는 것이기 때문에 spec 을 만족하는 양품인 경우 사용자가 체감하는 수준의 발연차이는 있기 힘듭니다.
단.. 예전 인텔 chip 들이 말레이시아산의 오버클럭성공율이 높더라.. 하는 수준의 차이는 발생할 수 있습니다. test spec 은 대개 최저기준을 넘느냐 아니냐거든요.
결국 반도체 회사가 달라도 소비자는 못 느낀다..가 정답입니다.
비슷한 예로.. 맥북에어의 SSD 가 도시바와 삼성 2가지가 들어간다고 들었는데..
벤치를 돌리면 어느 것이 좋은지 알 수 있겠지만.. 그냥 사용중에는 뭐가 들어갔는지 모르는 거랑 같습니다.
그러나 이건 일반론이고요, 내부에 들어가는 IP에 따라서 천차만별이 됩니다. memory macro의 비율도 상당한 기여를 하고요. Good Die냐 아니냐는 이물질에 의한 defect뿐만이 아니라 특성이 나오냐 안나오냐가 더 큰 이슈입니다.
근데 40에서 20 나노로 가는 것은 단순 다이면적에 의한 계산보다 근원적 문제가 있는 것 아닌가요?
몇 분들의 말씀을 귀동냥 한바에 의하면 hkmg아니면 누설전류때문에 힘들 것 같은데...
그럼 다이사이즈는 아무런 의미가 없는 상황이 되는 것 아닌지요?
그리고 잘몰라서 그러는데...
Si을 이용해 20나노대에 진입한 성공사례가 있는지도 궁금해집니다.
from ClienPad
본문은 특성과 관련 없이 defect 에 의한 수율차이와 cost 에 대한 내용입니다.
이슈가 되는 TSMC 의 28nm 공정은 특성문제가 clear 됐다고(양산할만한 의미있는 수율 달성)
나온 것이 아니기 때문에 걱정하시는 leakage 관련 문제가 해결이 안 된 상태죠.
결국 위험요소는 존재하는군요...
from ClienPad
저도 설계쪽에만있다보니 수율계산쪽은 신경도 않쓰고 있었는데 쉽게 설명해주셨네요..
당연히 chip 이 크면 그만큼 수율은 떨어지겠지만(본문 중간의 net die 계산기 참조)
공정의 쉽고 어렵고랑은 별개의 문제입니다.
쉽고 어렵고는 리플에 언급된 특성에 관련된 내용이고 이게 수율의 키를 잡고 있습니다.
물론.. GPU 의 HP 공정과 AP 의 LP 공정간의 차이때문에 동일 Defect 수준이라도 수율차이는 발생하겠지만 어느 것이 더 어려운지는 둘 다 해본 사람아니면 모르겠죠.
일단 웨이퍼가 정해졌으면, 다이사이즈가 작은게 당연히 수율에서 유리할 수 박에 없겠죠. ㄷㄷ
8인치 웨이퍼에서 물량 100개를 찍어내다고 가정했을때.. 특정 부분에서 불량예속 발생한다고 가정했을때... 혹은 그만큼은 거의 계속 발생한다고 약속했을때... 다이 사이즈가 작을 수록 불량부분에서생산되는 다이가 작을테니.. 이득일 수 밖에 없겠고.. 그런의미에서 '다이사이즈'를 줄이는 연구는 필연...... 이지만 GPU회사들은 안하죠. ㄱ- 인텔은 꾸준히 그런 노력을 하는데. ㅠㅠ
한회사에서 찍어내는게 가장 좋은건 '요구 스펙'을 어느정도 비슷하게 만족하는 녀석들로 2개 회사에서 찍어낸다고 하더라도, 2개 회사에서 나오는 녀석들의 특성이 완전히 동일할 수도 없고, 상당한 편차가 나는건 당연하니.. (동일 공정에서 찍어내는 녀석들 조차 찍어내는 회차에서 꽤 상당한 차이를 보이니.. 반도체의 숙명이겠죠? ㅠㅠ)
한회사에서 하는게 가장 좋은거죠.
TSMC를 우려스러워 하는 부분은 '공정 자체의 안정화'를 이뤘느냐 못이뤘느냐 라고 생각합니다. 워낙 AP의 다이사이즈가 작으니 효율 자체에 큰 차이가 없다고 하더라도, 공정 자체가 안정화가 되질 않으면 설계를 아무리 우수하게 해도 제대로된 '효율'이 나지 않는다는것을..
TSMC의 라데온 5K 수율을 통해서 알 수 있었죠. 다이사이즈를 최대한 줄여놨음에도 불구하고 초반 수율이 10~20퍼센트의 바닥을 기었고, 몇개월이 지나서야 30~40퍼센트.. 근 1년이 지나서야 60퍼센트였나요? 그정도 수율이 나왔던걸로 기억합니다.
480은 뭐 처참 그 자체였죠. 한때 '480수율은 2~3퍼센트 정도가 되는게 아닐까?' 하는 우려스러운 농담을 할 정도로 말도 안되는 극악의 수율을 보여줬으니..
그걸 우려하고 있습니다. 아직까지 TSMC는 자사의 초고 고객들인 AMD와 Nvidia의 28nm 수율을 뽑아주지 못하고 있지요. 결국 AMD는 미리 계획했던 7K시리즈의 출시를 2012년 초로 미뤘구요.
이런 상황 자체에서.. 과연 TSMC가 훌륭하게 소화할 수 있느냐 하는 점이랄까요?
오죽하면 그동안 관대했던 AMD가 화가 나서 TSMC에 '웨이퍼당 지불'에서 '칩 갯수당 지불'로 변경할 것을 요구했겠습니까? ㅋㅋ
사실 전 현업 그런데는 종사하지 않으니.. 겉할기 정도의 배경지식으로 이야기 하게 되었고, 대단히 송구스럽습니다. 이쪽에서 일하시는 분들이 보시기엔 ㅠㅠ
항상 그렇듯 테클 감사히 받겠습니다. 잘못된 점이 있다면 과감하게 찔러주십쇼!
지금 모두가 TSMC의 28nm공정을 우려하고 있는 것은 40nm에서 발생한 이러한 전력 때문입니다. 삼성이 공용공정을 사서 만들고있다면 IBM공정일거고... 적어도 그 공정으로 문제를 발생시켜온 것은 아니다보니 상대적으로 신뢰감이 있는거죠...
TSMC가 아무리 업계 1위라고 해도, 이미 공정전환에 사실상 실패했던 전력이 있고 연기와 관련된 루머가 스멀스멀 흘러나오는 와중에 TSMC의 최신공정을 우려하지 않는게 더 이상한 일 아니겠습니까?...